Journal Nouvelles de kFPGA, le FPGA libre

• # chapeau

  Posté par gringonz le 12 avril 2020 à 15:14. Évalué à 4.

  

  Franchement, je suis impressionné par la qualité et quantité de boulot qui se cache derrière ce projet.
  J'ai une petite remarque sur le reset de ton FPGA, pourquoi sur front ? En général les reset sont asynchrone et sur un état (de préférence actif à 0). En plus ça aura l'avantage quand tu voudra fondre ton circuit de trouver directement des bascules qui le font. En effet dans tous les cas en bibliothèque de cellules, les bascules sont à raz async et actif à 0, mais jamais sur un front.
  Pour finir une question : as tu déjà envisagé de faire fabriquer ton FPGA, si oui, chez qui (et avec quel budget car là ca parle de gros sous).
  En tout cas bonne continuation et encore une fois félicitations.

  • [^] # Re: chapeau

    Posté par jtremesay (site web personnel) le 12 avril 2020 à 16:53. Évalué à 2.

    

    Franchement, je suis impressionné par la qualité et quantité de boulot qui se cache derrière ce projet.

    Merci :)

    J'ai une petite remarque sur le reset de ton FPGA, pourquoi sur front ? En général les reset sont asynchrone et sur un état (de préférence actif à 0). En plus ça aura l'avantage quand tu voudra fondre ton circuit de trouver directement des bascules qui le font. En effet dans tous les cas en bibliothèque de cellules, les bascules sont à raz async et actif à 0, mais jamais sur un front.

    Je ne sais pas si c'est parce qu'on veut dire la même chose avec des mots différents, mais dans tous les exemples de code verilog que j'ai pu trouver au cours de ma (courte) carrière dans la micro-élec, le reset des flip-flop était décrit comme ça

    // async
    always @(posedge clk, posedge rst)
        if (rst)
            stored_data <= 0;
        else
            stored_data <= input_data;
    
    // sync
    always @(posedge clk)
        if (rst)
            stored_data <= 0;
        else
            stored_data <= input_data;

    Comme l'indique de posedge ("positive edge", front montant en français), c'est le changement d'état (du signal d'horloge les FF synchrone, du signal de reset pour les FF asynchrone) qui déclenche la fonctionnalité.
    Là où je vais à contre courant de l'industrie, c'est d'utiliser le front montant plutôt que le descendant. Mais bon, ce n'est pas difficile de passer de l'un à l'autre. Pis de toute façon, à terme, je supporterai les deux (ainsi que le mode sync/async).

    Comme tu peux le constater, cela synthétise et mappe parfaitement vers une DFF de la bibliothèque de stdcell OSU035 :

    $ cat source/DFF.v 
    module DFF(output reg d, input d_in, clk, rst);
        always @(posedge clk, posedge rst)
            if (rst)
                d <= 0;
            else
                d <= d_in;
    endmodule
    $ qflow synth -t osu035 DFF
    $ cat synthesis/DFF_mapped.v
    /* Generated by Yosys 0.9+2406 (git sha1 93ef516d, gcc 9.3.0-1 -march=native -O3 -fno-plt -fPIC -Os) */
    
    (* top =  1  *)
    (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.1-7.10" *)
    module DFF(d, d_in, clk, rst);
      wire _0_;
      wire _1_;
      (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.38-1.41" *)
      input clk;
      (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.23-1.24" *)
      output d;
      (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.32-1.36" *)
      input d_in;
      (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.43-1.46" *)
      input rst;
      INVX1 _2_ (
        .A(rst),
        .Y(_0_)
      );
      (* src = "/home/killruana/tmp/DFF/source/DFF.v:2.5-6.23" *)
      DFFSR _3_ (
        .CLK(clk),
        .D(d_in),
        .Q(_1_),
        .R(_0_),
        .S(1'h1)
      );
      (* keep = 32'd1 *)
      BUFX2 _4_ (
        .A(_1_),
        .Y(d)
      );
    endmodule
    

    Pour finir une question : as tu déjà envisagé de faire fabriquer ton FPGA, si oui, chez qui (et avec quel budget car là ca parle de gros sous).
    En tout cas bonne continuation et encore une fois félicitations.

    Oui et non. Une fois que le projet sera suffisamment avancé, je compte faire un financement participatif pour fabriquer des puces open hardware à destination des bidouilleurs «kFPGA, l'Arduino des FPGA !». J'ai repéré eFabless qui travaille avec la fonderie X-Fab et qui permet d'utiliser un flot libre basé sur QFlow. Sinon le classique Europractice qui permet d’accéder à toutes les fonderies ou presque, même si je crains qu'avec eux il ne me faille utiliser des outils proprios :'(

    À part ça, comme je cherche plus à me placer en tant que fournisseur d'IP et de service autour de la techno que en tant que vendeur de puces, je ne m'attends pas passer en fonderie régulièrement.

    • [^] # Re: chapeau

      Posté par gringonz le 12 avril 2020 à 17:32. Évalué à 3.

      

      Je connais plus le VHDL que verilog. Mais si je comprends cette description (if rst) teste bien le niveau, c'est bien un reset sur le niveau qui est fait. Donc oui, c'est bien une bascule normale. C'est le terme que tu avais employé (reset sur un front) qui était ambigu.
      Ton FPGA pourrait aussi avoir un intéret pour des labo qui cherchent parfois à faire des choses pas classiques (dans le sens pas dans le flot de conception classique d'un FPGA). L'intrêt ici est de tout connaitre et donc tout maitriser, ce qui n'est pas le cas avec des FPGA et outils commerciaux ou la partie bitstream est une boite noire. Et pour finir un soft libre serait aussi sans doute très intéressant pour des universités pour des aspect pédagogique, là ou encore une fois les outils commerciaux sont fermés.

      • [^] # Re: chapeau

        Posté par jtremesay (site web personnel) le 12 avril 2020 à 18:16. Évalué à 3.

        

        Je connais plus le VHDL que verilog. Mais si je comprends cette description (if rst) teste bien le niveau, c'est bien un reset sur le niveau qui est fait. Donc oui, c'est bien une bascule normale. C'est le terme que tu avais employé (reset sur un front) qui était ambigu.

        Ouais, je voulais surtout dire qu'il fallait envoyer un 1 plutôt qu'un 0 pour réaliser le reset.

        L'intrêt ici est de tout connaitre et donc tout maitriser, ce qui n'est pas le cas avec des FPGA et outils commerciaux ou la partie bitstream est une boite noire.

        Les outils libres arrivent de mieux en mieux à supporter les FPGA proprios (voir le projet Symbiflow) donc les bistreams perdent de plus en plus leur côté boite noire. Je suis plus concerné par le fait que les FPGA eux-même soient des boîtes noires. Qu'est-ce qui nous dit que des backdoors n'ont pas été implémentés à la demande de la NSA pour par ex extraire facilement les clés cryptographique quand de l'AES est implémenté dessus ?

        Et pour finir un soft libre serait aussi sans doute très intéressant pour des universités pour des aspect pédagogique, là ou encore une fois les outils commerciaux sont fermés.

        Grave. D'ailleurs, je compte me rapprocher de mes anciens profs d'IUT membres du LIRMM pour exploiter des thésards :D

        • [^] # Re: chapeau

          Posté par Nicolas Boulay (site web personnel) le 13 avril 2020 à 10:38. Évalué à 5.

          

          Le boulot est assez génial. J'imagine que l'idée suivante est de réussir à gérer plusieurs type de tile : La lut de base, une lut avec un peu de logique cablée plus rapide, des ALU simples, des mémoires de qq ko, des multiplieurs, des routeurs (pour aller plus vite d'aller d'un bout à l'autre de la puce).

          "La première sécurité est la liberté"

  • [^] # Re: chapeau

    Posté par martoni (site web personnel, Mastodon) le 13 avril 2020 à 21:21. Évalué à 5.

    

    Bravo !

    De mon point de vu, ce projet est un grand coup de pied dans la fourmilière du monde des FPGA. En avançant sur ce projet tu casses le mythe d'un FPGA qui ne serait accessible qu'aux très grosses compagnies et ultra-verouillés (Il parait que pour lire la datasheet des librairies de fondeurs, il faut d'abord signer un premier accord de non divulgation (NDA) pour pouvoir lire l'accord principal de non-divulgation ;).
    Je connaissais Archipelago, mais il n'a jamais atteint aucune fonderie, et surtout il s'est visiblement cantonné à un seul projet/thèse à Berkley.

    Pour en revenir au reset asynchrone, c'est un vaste (et vieux) débat ;) Beaucoup de FPGA vont accepter les deux, par contre il faudra que ce soit homogène. Si on choisi asynchrone, il faut que tout le design soit en reset asynchrone.
    Si l'on veux plusieurs type de reset il faudra séparer en «domaine de reset» de la même manière que l'on parle de «domaine d'horloge». Et il faudra bien soigner les «franchissements» de domaines.

    En règle générale, dans le monde du FPGA on fait du reset asynchrone, dans le monde de l'ASIC du synchrone. Ça a d'ailleurs longtemps été un des points noir du langage Chisel, qui n'acceptait que le reset synchrone car ciblant les ASIC (pour produire les Risc-V à base de RocketChip).

    Le (un des) Problème du reset asynchrone c'est le «relâchement» du reset qui doit être synchrone. Le (un des) problème du reset synchrone c'est qu'il faut … une horloge pour faire le reset, et le franchissement des domaines d'horloges est (encore) plus compliqué.

    Bref, le choix reset synchrone/asynchrone est loin d'être une évidence. Mais s'il est vrai que «à l'école» on apprend tous à faire du VHDL avec un reset asynchrone ;)

    J'ai plus qu'une balle

    • [^] # Re: chapeau

      Posté par jtremesay (site web personnel) le 16 avril 2020 à 21:51. Évalué à 2.

      

      Quand je lis ça, je me dis que je ferai mieux de partir sur du synchrone pour commencer.

      Et en preview, ma DFF qui gère le sync et l'async o/

      module KFPGA_DFF(
          output reg q,
          input d, clk, rst, is_rst_sync
      );
          wire rst_sync = rst && is_rst_sync;
          wire rst_async = rst && !is_rst_sync;
          always @(posedge clk, posedge rst_async)
              if (rst_async)
                  q <= 1'b0;
              else
                  if (rst_sync)
                      q <= 1'b0;
                  else
                      q <= d;
      endmodule

      (oui, j'ai appris le verilog par moi même, non, je ne suis pas allé loin dans mon apprentissage, et oui, j'ai conscience que c'est un peu pourri, mais c'est tout ce que j'ai trouvé)

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