Nicolas Boulay a écrit 16008 commentaires

Excuse-moi pour l'agressivité, mais purée t'as pas peur de la contradiction !

Non, c'était mes souvenirs. Le MULSP c'est du simple précision, et c'est 4 multiplications seulement, qui prennent 2 cycles, et non un seul.
Actuellement, tu prends 16 ops en un seul cycle. L'avx date de quand ? 2 ans max.

Je me repète mais à un instant donné, on a des groupes de 32 cœurs qui exécutent la même intruction sur un GPU.

La grosse différence, c'est que tu n'es pas obligé d'avoir les adresses mémoires contigües contrairement au SIMD. Un vecteur load/store pourrait exister, mais ce n'est pas encore fait, sauf erreur. La différence est que cela revient à pouvoir exécuter la même fonction sur 32 éléments totalement différent, contrairement au SIMD classique.

"La première sécurité est la liberté"

un ordre total sans le surcoût d'un protocole de cohérence.

Quel est l'intérêt de ça, si tu fonctionnes avec des threads pas franchement synchronisé ? Je comprends l’intérêt de l'ordre pour un cpu localement, mais pas pour l'ensemble des cpus. Un retard d'écriture venant d'un write buffer ou d'un retard de thread, quelle différence ?

un protocole de constance mémoire beaucoup plus faible que la cohérence de cache classique.

Lequel ?

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cette dernière ne peut être utilisée que si l'intégralité de la ligne a été transférée. Une ligne de cache sur x86 fait 64 bytes.

Cela m'étonnerait beaucoup. Même dans la DDR, il y a un mode de transfert qui demande la data qui intéresse en premier.

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J'imagine que depuis que Intel fait de l'AVX en 64 bits, cela n'a plus trop d'intérêt.

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Regarder le monothread pour du HPC, c'est pas sérieux.

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Y'a ARM aussi.

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Il y a tout de même plus de contraintes d'utiliser du SIMD large par rapport à des GPU (un comble). Mais bon le SIMD 512 bits, efficace c'est récent, avant tu avais une seul multiplication même en SSE.

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Plutôt que d'avoir une FPU de plus, what about une FPU qui sait faire 8 opérations en même temps ? ;)

Parce que personne ne code naturellement avec des gros tableau alignés pour faire une addition.( En plus ce genre de code se fait étrangler par la mémoire.)

Prends une simple image 2D, avec la gestion des canaux de couleur, il y a peu de cas qui peut se faire accélérer sans changer le code (surtout avec la gestion des bords).

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Je parlais de puissance disponible (max) pas de performance réelle.

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Sur un serveur, la charge de travail se distribue quand même assez naturellement sur un certains nombre de cœurs,

Oui, mais c'est spécifique. En plus, J'imagine que l'augmentation de la vitesse décroit avec le nombre de cœur. Est-ce que 8 cœurs est vraiment 2x plus rapide que 4 ? La bande passante mémoire n'augmente pas aussi vite, idem pour les IO.

l'auto-vectorisation dans les compilateurs (gcc, icc) commence à très bien marcher, donc une recompilation permet déjà d'obtenir un gain en performance.

Vu que le code C impose le layout mémoire, sans le changer, j'ai de gros doute sur les accélérations possibles.

monter en fréquence c'est devenu physiquement impossible (la puissance dissipée augmente de manières quadratique par rapport à la fréquence) et c'est sur que ça devient plus difficile de gagner en performance.

L'équation complète inclus la capacité parasite et la tension, qui peuvent toutes les 2 baisser. De plus, il pourrait rajouter des unités de calcul, j'imagine qu'une application bien écrit devrait tirer facilement des performances d'une unité de FPU de plus.

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Les GPU sont complexes à programmer, mais la puissance de calcul disponible est 100x supérieur. Heureusement, cela devient de plus en plus facile à utiliser.

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Les machines pro "lag" un peu avec les gammes grand publique.

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On est déjà à +40% entre 2010 et aujourd'hui en x86. Alors que Intel a mis le frein sur l'augmentation des performances.

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'est effectivement devenu difficile de monter en fréquence, par contre le nombre de cœurs par chip augmente à chaque génération (18 cœurs/36 threads par chip sur les Haswell-EP). La taille gérée par les intructions vectorielles augmente et de plus en plus d'opérations sont réalisables en vectoriel (SSE 128 bits -> AVX 256 bits, apparition du Fused-Multiply-Add avec AVX2 etc.).

C'est justement le problème. Aucune application devient magiquement plus rapide avec du nouveau SIMD et de tout nouveau coeur, sans tout réécrire ou presque.

Les améliorations des micro-architectures apportent des gains assez faibles mais qui accumulés deviennent non-négligeables.

C'est le "assez" faible qui est gênant. A une époque, on avait le Pentuim 300Mhz qui est sorti après le 200Mhz (+50% de perf). Le nombre de cœur au delà de 4 devient presque inutile (sauf cas particulier), tant qu'il n'existera pas de langage qui distribue le boulot naturellement.

Finalement le gain de performance par rapport à un Nehalem de 2009 atteint 60%. C'est pas énorme, mais pas négligeable non plus.

Sur du monothread entre un core 2 (2008/2010), et un core i7 il y a en moyenne 10 à 50% de performance en plus.

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Les processeurs x86 sont loin d'égaler ces bêtes de courses.

Loin? 40% de moins, c'est pas loin, c'est juste derrière.

Ensuite, il faut voir le domaine : FPU, CPU ou IO. Et clairement le PC sacrifiait les IO par rapport au CPU.

Le bench plus haut mesurait des machines 8 sockets. Je serais curieux de voir les performances du même genre d'applications sur 8 machines mono-socket.

Et puis depuis que AMD ne fait plus grand chose, intel se concentre sur le low power et semble avoir abandonné la course à la puissance brute (les core iX offrent peu d'augmentation de performances brutes à chaque génération). C'est dommage. Il est logique donc d'avoir des puces qui sortent avec cet objectif unique en tête.

Si Intel sort une puce avec des instructions d’accélération de compression (pour le mod gzip d'http) et des instructions pour les hash les plus utilisé, en plus des instructions AES, si il augmente drastiquement la bande passante avec la RAM (x2 ?). Il peuvent retrouver une bonne place dans les benchmarks "base de donné".

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Cela va être facile de faire quelques benchs avec ça.

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Comme il n'y a qu'un seul port d'écriture actif à la fois,

Cela m'étonnerait beaucoup. J'imagine plutôt 2 ou 4 port d'écriture sur le L1 par exemple.

Si ton appli est correctement optimisée, alors il y a des chances que traiter les ~100 Mio de données dispo sur le cache occupe le processeur « un bon moment ».

Cela dépend beaucoup de ton application. Typiquement pour une application serveur base de donné, c'est faux.

. Aucun cache, que des scratchpads, avec un total de ~4.2MiB on chip (pour 2007, c'était pas mal du tout) qui était divisée entre SRAM partagée et scratchpad privé (configurable au boot).

Cela ressemble à une architecture type CELL avec des powerPC à la place des coeurs SPU. D'ailleurs, cela semble tellement inutilisable que l'architecture de la PS4 est à l'inverse complètement lisse pour ne pas avoir à gérer des petits zones mémoires.

En gros, on a limite 1 cycle = 1 ligne de cache, ce qui est quand même super pour tout ce qui est accès aléatoire.

Tu parles de transfert L1->L2, c'est pas franchement aléatoire.

96Mio de cache L3, c'est quatre fois plus que la plupart des processeurs Intel haut de gamme (et je te parle pas des 6×512Kio pour le L2).

Oui, les caches énormes étaient à la mode, surtout avec l'Itanium. Mais cela coute hyper chère en silicium, et quand on voit l'architecture de la PS4, j'ai bien l'impression qu'il vaut mieux sacrifier 10Mo de RAM hyperrapide, contre le double de la bande passante RAM. Tu perds en performance sur le meilleur cas, mais tu gagnes sur le cas moyen, j'ai l'impression.

Et puis dernière chose, ils ont continué à foutre de la logique supplémentaire directement au niveau du contrôleur mémoire plutôt que d'en rajouter sur le chip, et ça, c'est très bien.

Je ne vois pas ce que tu veux dire. L'intégration du pipeline d'accès à la DRAM dans le cpu, est ce qui a divisé par 2 la latence d'accès des Athlons, ce qui rendait les Pentium4 ridicules à l'époque.

Si tu rajoutes la connexion directe aux périphs PCI, ça permet réellement d'économiser en latence.

C'est pareil avec les chip x86 qui embarquent directement des liens PCI express, non ?

Mais ça reste un monstre en termes de bande-passante et « throughput ».

A l'époque, un POWER détenait le record de vitesse de compilation du noyau linux : ~15s de mémoire. La vitesse provenait pas mal des IO (lien à 1Go/s), qui était bien plus rapide sur mainframe que sur PC.

Mais aujourd'hui, avec les SSD sur port PCI, j'ai un doute.

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il y a un potentiel pour permettre à des applications qui nécessitent de traiter de gros volumes de données efficacement

Le problème est que tes 100 threads partagent une bande passante mémoire pas si énorme. Surtout si tu compares la bande passante dispo par thread, pour 16 threads d'un cpu intel.

dont la disponibilité se mesure en nombre de minutes de pannes par an.

Il s'agit des applications critiques qui n'ont pas été prévu pour fonctionner en cluster. Le moteur de recherche Google est critique, mais il est en cluster sur des machines pas fiables du tout.

tu peux mettre dans un tout petit espace tout plein de cœurs/threads qui accèdent en parallèle à tout plein d'I/O.

Depuis que les SSD existent, l'avantage des solutions "pro" de stockage tombent fortement.

(certaines machines/certains processeurs sont conçus uniquement pour le DOD par IBM par ex).

Tu parles du HPC là, non ? Basé sur plein de powerPC (100k) et non du POWER il me semble.

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Faut en avoir besoin, si tu as des base de données de plus de 1 To et que tu as environ 3000 utilisateurs de par le monde qui ne penses qu'à lire et écrire dedans.

C'est vraiment vrai ça ?

A combien arrive une config PC multisocket >256Go de RAM, et des SSD pro voir même des SSD sur port PCI ? 20k€? Combien l'équivalent sur ibm ?

C'est un peu comme Apple, c'est très cher mais tu en as pour ton pognon.

Tu veux dire pas comme Apple, non ?

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Les processeurs Alpha, SPARC et autres ont été balayés via un marketing efficace

C'est surtout que les processeurs intel proposaient presque la même puissance pour 10 fois moins chère. Quand il a été plus facile de mettre 2 cpu cote à cote, les autres cpu ont perdu leur intérêt. Ensuite, vu les volumes nécessaires pour la microélectronique, seul des applications grand publique peuvent fonctionner.

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En pratique, c'est l'anglais, mais personne n'ose le dire aux diplomates français.

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De mémoire, il y a l'anglais, le français et l'allemand.

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L'article suivant est plus jamais d'actualité. Surtout quand les lois de protections de la vie privé aident à masquer des scandales. La perte de la vie privé est une petite perte, si on gagne la transparence des puissants.

" les secrets des simples citoyens n’ont au final que peu d’importance, mais ceux des puissants en ont beaucoup. Si nous devons échanger notre vie privée contre la transparence totale de ceux qui nous surveillent et de ceux qui nous gouvernent, alors peut-être n’est-ce pas nous qui aurons le plus à y perdre. Il est temps, je crois, de renvoyer enfin le vieil argument « si vous n’avez rien à cacher, alors vous n’avez rien à craindre » à l’envoyeur : « quand vous n’aurez plus rien à cacher au peuple, alors vous n’aurez plus rien à craindre du peuple »."

à lire absolument -> http://reflets.info/laurent-chemla-je-vous-ai-menti/

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"They're more interested in protecting predators and pedophiles than in protecting our children."

Avec une police pareil, plus besoin de criminel.

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Au moins, on aurait la fin de la série game of thrones garanti sans incohérences :)

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